QEMU-Patch von AMD-Ingenieur bestätigt Details zu Zen-6-Epyc-"Venice"-CPUs, behebt langjährige Sicherheitslücke

AMD-Softwareingenieur Ben Cheatham hat eine Serie aus vier Patches an die QEMU-Entwickler-Mailingliste übermittelt, die dem x86-Emulationscode des Projekts offiziell ein neues "Epyc-Venice"-CPU-Modell hinzufügt. Der Patch, datiert auf den 30. Juni 2026, liefert erstmals Einblicke aus einer Primärquelle in den CPUID-Funktionsumfang und die Cache-Hierarchie der kommenden Zen-6-Epyc-Serverprozessoren mit dem Codenamen Venice. Ein separater lscpu-Auszug eines echten Epyc-Venice-Engineering-Samples, der bei OpenBenchmarking eingereicht wurde, bestätigt die Angaben des Patches anhand realer Hardware.

Das neue CPU-Modell ist mit Familie 26, Modell 80 und Stepping 0 definiert und identifiziert sich gegenüber Gastbetriebssystemen als "AMD EPYC-Venice Processor". Es basiert auf dem Funktionsumfang des bestehenden Epyc-Turin-(Zen-5)-Modells und ergänzt mehrere neue Befehlssatzerweiterungen:

• AVX512 FP16
• AVX-IFMA
• AVX-NE-CONVERT
• AVX-VNNI-INT8
• AVX512 Bit Matrix Multiply (BMM), das bereits zuvor in derselben Patch-Serie eingeführt wurde

Darüber hinaus aktiviert das Modell die Unterstützung für CET Shadow Stack, TSC_ADJUST sowie eine neue Sicherheitsfunktion gegen spekulative Ausführung namens Enhanced Return Address Prediction Security (ERAPS).

Besonders auffällig ist, dass der Patch das SRSO_NO-Flag setzt. Das weist darauf hin, dass der Prozessor kein Anfälligkeit für die Sicherheitslücke Speculative Return Stack Overflow (SRSO) aufweist, von der frühere Zen-Generationen betroffen waren. Der OpenBenchmarking-lscpu-Auszug bestätigt das unabhängig auf echter Hardware mit dem Eintrag: "Spec rstack overflow: Not affected." SRSO nutzt den Rücksprungadressenvorhersager der CPU aus und bringt ihn dazu, spekulativ Code an einer vom Angreifer gewählten Adresse auszuführen, bevor die Fehlvorhersage erkannt wird. 

Frühere Zen-Prozessoren mussten sich mit Software-Gegenmaßnahmen behelfen, etwa durch das Zurücksetzen des Sprungvorhersagezustands bei Kontextwechseln, was mit Leistungseinbußen verbunden war. Eine hardwareseitige Lösung bedeutet, dass die Venice-Kerne diesen Angriffsweg direkt im Silizium schließen, anstatt ihn per Software zu entschärfen. Dadurch sinkt der Performance-Overhead. Diese Sicherheitsmaßnahme wird durch ERAPS ergänzt – einen neuen Mechanismus, der offenbar über den im Patch erwähnten RAPSIZE-Parameter steuert, wie viele Rücksprungadressen der Vorhersagemechanismus pro Gast verfolgt.

(Erwähnenswert ist zudem, dass die meisten Intel-Prozessoren des vergangenen Jahrzehnts von grundsätzlich ähnlichen Schwachstellen im Bereich der Hardware-Sprungvorhersage betroffen sind. Auch dort führen entsprechende Sicherheitsmaßnahmen zu Leistungseinbußen.)

Die im Patch aufgeführte Cache-Konfiguration nennt einen 48 KB großen, 12-fach assoziativen L1-Datencache sowie einen 32 KB großen, 8-fach assoziativen L1-Instruktionscache pro Kern – unverändert gegenüber der Zen-5-Turin-Generation. Der L2-Cache umfasst 1 MB pro Kern, ist 16-fach assoziativ und inklusiv, ebenfalls identisch mit Turin. Der L3-Cache wird mit 64 MB, 16-fach assoziativ und pro Die gemeinsam genutzt angegeben. Auch hier stimmen die Angaben mit den Daten des OpenBenchmarking-Samples überein.

Weder der Patch noch die Benchmark-Daten enthalten Informationen zu Speicherunterstützung oder Preisgestaltung. AMD-CTO Mark Papermaster hat jedoch bereits bestätigt, dass Epyc Venice auf AMDs Advancing AI-Veranstaltung in San Francisco am 22. und 23. Juli offiziell vorgestellt wird. Vollständige technische Daten, Preise und Informationen zur Verfügbarkeit werden daher in den kommenden Tagen erwartet.