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Intel: Wird Ivy Bridge als erste CPU mit integriertem Grafik-RAM ein Game-Changer?

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Will man neuesten Gerüchten glauben, dann könnte Intel mit dem Sandy-Bridge-Nachfolger Ivy Bridge die Karten bei den integrierten Grafikprozessoren (IGPs) neu mischen.

Intel will voraussichtlich zum Jahreswechsel 2011/2012 seine Nachfolger für die Sandy-Bridge-Prozessoren mit Codenamen „Ivy Bridge“ und einer von 32 auf 22 Nanometern reduzierten Strukturbreite vorstellen. Im September 2011 will Intel, laut derzeitigen Informationen, die Massenproduktion seiner Notebook-Plattform „Chief River“ beginnen. Chief River kommt dann mit den in 22-nm-Struktur gefertigten Prozessoren der Generation Ivy Bridge und USB-3.0-Unterstützung.

Laut Fudzilla sollen die Prozessoren mit Ivy Bridge die Leistung der in Kürze zur CES 2011 präsentierten Sandy-Bridge-CPUs nochmals steigern. Dank der auf 22 Nanometer geschrumpften Strukturen soll der Grafikkern der Ivy-Bridge-CPUs künftig mit 24 statt 12 Shadereinheiten die bunten Pixel berechnen und für einen deutlichen und neuerlichen Leistungsschub im Vergleich zu Sandy Bridge sorgen.

Noch nicht bestätigt, aber vom Prinzip her durchaus denkbar ist die aktuelle Meldung von Semiaccurate. Ivy Bridge soll neben DirectX-11-Unterstützung auch erstmals bis zu 1 GByte LPDDR2 „Stacked Memory“ für den Grafikkern unter dem Heatspreader haben. Dieser soll mit einer 512-Bit-Speicheranbindung und bis zu 1.066 MHz die Grafikleistung der IGP im Vergleich zu Sandy Bridge nochmals deutlich erhöhen.

Neu ist diese Idee und Technik des „3D-Stacked-Memory“ für Multi-Core-Prozessoren – entgegen falscher Meldungen einiger Publikationen – allerdings nicht. Denn Gabriel H. Loh vom Georgia Institute of Technology, College of Computing, hatte bereits im Juni 2008 anlässlich der 35. ACM/IEEE International Conference on Computer Architecture seine Abhandlung über „3D-Stacked Memory Architectures for Multi-Core Processors“ vorgestellt. Vom Prinzip her vergleichbare Strukturen könnten auch für einen integrierten Grafikspeicher à la Semiaccurate verwendet werden.

Innovative 3D-Packages, beispielsweise als Kombination von ASIC-Logic und Memory-Chips, sind als Package-in-Package (PiP), Package-on-Package (PoP) sowieso längst überall in Geräten zu finden. Auch Intel hatte bereits im August 2007 im Rahmen seines Intel Technology Journals über die künftigen Anforderungen bei den Chip-Gehäusen im Artikel „Package Technology to Address the Memory Bandwidth Challenge for Tera-scale Computing“ berichtet.

Wie und ob Intel in seiner Prozessorgeneration Ivy Bridge derlei leistungsfördernde Technologie einsetzen wird, werden wir vielleicht bereits zur CES 2011 erfahren. Sicher wird Intel ab nächster Woche aber zunächst seine Sandy an den Mann respektive unter die Haube bringen wollen.

 

STATS ChipPAC: Package-in-Package Cross-Sections
Akita Elpida Memory Successfully Develops Worlds Thinnest 1.4 mm MCP with 20 Stacked Dies
Intel 2008: Stacked memory prototype
Gabriel H. Loh: 3D-Stacked Memory Architectures for Multi-Core Processors
Gabriel H. Loh: 3D-Stacked Memory Architectures for Multi-Core Processors
Gabriel H. Loh: 3D-Stacked Memory Architectures for Multi-Core Processors
Intel 2008: Memory + CPU package architectures for addressing bandwidth challenges
Intel 2008: Proposed roadmap of package architecture transitions to address the memory bandwidth challenge
Intel 2008: Summary of features and capabilities of on-package memory architectures

Quelle(n)

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Autor: Ronald Tiefenthäler, 31.12.2010 (Update:  9.07.2012)